DB하이텍 8-inch 파운드리 실무 개요

DB하이텍(DB HiTek)은 아날로그(Analog) 및 BCDMOS, 전용 전력 반도체 공정에 강점을 가진 8인치 전문 파운드리입니다. 팹리스 설계자가 테이프-아웃(Tape-out, T/O) 시 겪게 되는 독자적 시스템인 **YourFab** 활용법과 **IDC/CDTI** 절차를 실무 엔지니어링 관점에서 상세히 정리합니다.

1. YourFab 시스템 및 기술 자료(PDK) 확보

YourFab 포털 역할
  • 계정 개설: 'Contact Us'를 통해 비즈니스 계정 승인 후 사용 가능
  • 기술 문서: DRM(Design Rule Manual), TDS(Technical Data Sheet) 다운로드
  • PDK: Virtuoso, Calibre용 라이브러리 및 룰셋 확보
  • 정기 공시: MPW(ShuttleChip) 연간 일정 확인
온라인 테이프-아웃 특징
  • 웹 기반 직접 전송: 별도의 FTP 없이 포털에서 데이터 업로드
  • WIP(Work In Progress) 트래킹: 로트(Lot) 상태 실시간 모니터링
  • CE(Customer Engineer) 소통: 기술 문의 및 Review 결과 확인
  • GOS 자동 생성: 주문 양식의 시스템 통합 관리

2. 테이프-아웃(T/O) 주요 단계: IDC & CDTI

단계 (시스템 항목)실무 상세 가이드 및 필수 체크사항
IDC
(Initial Design Checklist)		 설계의 초기 명세와 물리적 사양을 확정하는 단계입니다.
  • Chip Size: 다이싱 라인(Dicing Line)을 포함한 최종 가로/세로 크기
  • Bump/PAD Location: 외부 연결 단자의 정확한 좌표 및 금속 유형
  • Process Option: 전압 등급(HV), MIM/MOM 커패시터 옵션, 인덕터 옵션 등
CDTI
(Customer Database Info)		 제공된 데이터베이스와 마스크 제작 툴링에 대한 구체적인 정보를 기입합니다.
  • Top Cell Name: GDSII/OASIS 파일의 최상위 셀 이름
  • Layer Map: 설계 툴의 레이어 번호와 파운드리 레이어 번호의 일치 여부
  • Tiling/Dummy Fill: 파운드리 자동 더미 필(Default) 적용 유무 확인
GOS
(General Order Sheet)		 최종 주문서 단계로, 웨이퍼 투입 수량 및 마스크 유형(Binary/PSM)을 선택합니다.
  • Mask Level: 공정 층수 확인 및 특정 층의 마스크 교체 여부
  • Lot Plan: 초도 물량 및 예상 램프업(Ramp-up) 스케줄 확정

3. 물리적 검증 및 PDK 룰 적용 (Verification)

Calibre 기반의 필수 검증 루틴

DB하이텍 공정은 아날로그 소자가 많아 수동 레이아웃 검증이 매우 중요합니다.

• DRC: Design Rule Check (간격, 선폭)
• LVS: Layout Vs Schematic (회로-배선 일치)
• ANT: Antenna Rule (공정 중 게이트 손상 방지)
• ERC/PERC: 회로의 전기적 신뢰성 및 ESD 보호 구조 검증

4. ShuttleChip™ (MPW) 프로그램 활용

스타트업 및 중소 팹리스의 시제품 제작 비중이 높은 **ShuttleChip™ (Shuttle Chip)** 서비스는 비용 절감이 핵심입니다.

  • 고정 일정: 연간 6~8회 정기적인 셔틀 일정이 YourFab에 공지됩니다. (1~2달 전 데이터 픽스 권장)
  • 지정 크기: 셔틀 전용 프레임(Frame) 규격에 맞춰 설계를 진행해야 비용을 최소화할 수 있습니다.
  • Dicing 서비스: MPW 완료 후 개별 칩 상태로 배송받기 위한 다이싱 옵션을 선택할 수 있습니다.

5. 아날로그/BCDMOS 설계 시 실무 권고사항

고전압(HV) 소자 레이아웃

BCDMOS 공정의 핵심인 HV 소자는 기생 BJT 방지를 위한 가드링(Guard-ring) 설계가 필수적입니다. 라운드 처리 및 고전압용 절연 대책(LATCH-UP 방지)을 DRM 명세에 맞춰 철저히 준수해야 합니다.

Matching 및 ESD 설계

아날로그 특성상 전압 분배기(Voltage Divider) 등에서 저항/커패시터 매칭(Matching) 레이아웃이 중요합니다. 또한 PAD 근처의 ESD 셀 배치는 DB하이텍 권장 라이브러리를 사용을 강력히 권장합니다.

현역 엔지니어들을 위한 팁

DB하이텍 T/O의 가장 빠른 길은 YourFab에 등록된 **IDC의 각 항목을 설계 초기 단계부터 체크리스트(Checklist)**로 활용하는 것입니다. 데이터 전송(Submission) 후 CE(Customer Engineer)와의 데이터 검토(Review) 단계에서 'Auto-fill' 옵션이나 'Clean-cell' 처리에 대한 명확한 가이드라인을 협의하면 마스크 제작 시간을 획기적으로 단축할 수 있습니다.