설계(Design)
Assertion-Based Verification (ABV)
설계의 특정 동작이나 속성을 미리 정의된 '어설션(assertion)' 형태로 기술하고, 이를 시뮬레이션 중 또는 형식 검증 도구를 통해 실시간으로 검증하는 기법입니다. SystemVerilog Assertions (SVA)나 Property Specification Language (PSL)과 같은 표준 언어를 사용하여 설계의 의도된 동작 및 금지된 동작을 명확히 명시합니다. 설계 초기 단계부터 버그를 조기에 발견하고 검증 효율성을 크게 향상시키는 데 기여합니다.
최종 업데이트: 2026.04.04