설계(Design)
Gate-level Simulation
게이트 레벨 시뮬레이션은 로직 합성을 통해 RTL 코드가 게이트 수준의 넷리스트로 변환된 후, 이 넷리스트를 대상으로 수행하는 기능 검증 과정입니다. 실제 게이트와 배선의 지연 시간 모델을 사용하여 회로의 타이밍 특성까지 고려한 보다 정확한 동작을 확인합니다. 이는 RTL 시뮬레이션에서 놓칠 수 있는 타이밍 관련 문제를 발견하고, 물리 설계 단계로 넘어가기 전 설계의 신뢰도를 높이는 데 필수적입니다.
최종 업데이트: 2026.04.03