기초/기타
PyVerilog
Verilog RTL 코드를 파싱하여 제어 로직을 분석하거나, 대량의 설계를 파이썬 코드로 자동 생성할 때 사용되는 툴킷입니다. 🛠️
최종 업데이트: 2026.04.05
Verilog RTL 코드를 파싱하여 제어 로직을 분석하거나, 대량의 설계를 파이썬 코드로 자동 생성할 때 사용되는 툴킷입니다. 🛠️