설계(Design)
Scan Chain Compression
대규모 반도체 칩의 테스트 데이터 양과 테스트 시간을 줄이기 위한 DFT(Design for Testability) 기술입니다. 스캔 체인 내에서 테스트 패턴을 압축하여 로드하고 테스트 응답을 압축하여 추출함으로써, ATE(Automated Test Equipment)와 칩 간의 데이터 전송 대역폭 요구사항을 대폭 감소시킵니다. 이는 테스트 비용을 절감하고 복잡한 SoC의 테스트 효율을 극대화하는 데 필수적입니다.
최종 업데이트: 2026.04.04