설계(Design)
SystemVerilog Assertions (SVA)
IEEE 1800 SystemVerilog 표준의 핵심 구성 요소로, 디지털 설계의 시계열적 동작 특성이나 속성(property)을 명세하고 검증하기 위한 언어입니다. 설계의 의도된 동작, 안전성 조건, 활성화/비활성화되는 시퀀스 등을 간결하고 명확하게 표현할 수 있습니다. 시뮬레이션 환경에서 런타임 검사를 수행하거나 형식 검증 도구에서 수학적 증명에 사용되어, 설계 버그를 조기에 발견하고 검증 커버리지를 높이는 데 결정적인 역할을 합니다.
최종 업데이트: 2026.04.04