패키징/테스트
Wafer-on-Wafer (WoW)
웨이퍼 상태의 상부 칩 웨이퍼를 다른 웨이퍼 상태의 하부 칩 웨이퍼 위에 직접 정렬하여 본딩하는 3D 적층 패키징 기술입니다. 웨이퍼 스케일에서 대량으로 칩을 적층할 수 있어 생산 효율성이 높고, 미세 피치 TSV(Through Silicon Via) 연결을 통해 초고밀도 및 초고대역폭 상호 연결을 구현합니다. 주로 고성능 이미지 센서(CIS)와 로직 칩의 통합, 그리고 HBM(고대역폭 메모리) 제조의 초기 단계에서 사용되는 핵심 기술입니다.
최종 업데이트: 2026.04.03